超聲波流量計關(guān)于時差法的探討 二十九
4．3．1 Spartan—liE芯片特點
本設(shè)計采用Spartan—IIE系列芯片(XC2SIOOE)，具有以下特點：
以先進的架構(gòu)和半導體工藝實現(xiàn)r高性能低成本。
多達514個I／O引腳，成本在所有FPGA解決方案中最低。
支持19個標準，如LVTTL，LVCMOS，HSTL，SSTL，AGP，CTT等。
DLL為高級時鐘控制服務(wù)，如提供時鐘分頻、時鐘倍頻、時鐘鏡像等。
分等級的RAM存儲，如16bits／LUT分布RAM、可配置的4K—bit雙端blockRAM、與外部RAM的快速界面。
大量的帶enable，set，reset的寄存器。
四個低相位差的全局時鐘分布網(wǎng)絡(luò)。
可無限量重復(fù)編程。
為高速算法準備的進位邏輯carry。
最全面的可編程I／0支持。
4．4 開發(fā)環(huán)境介紹
隨著EDA技術(shù)的發(fā)展，使用硬件描述語言設(shè)計PLD／FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和Verilog—HDL。VHDL發(fā)展的較早，語法嚴格，而Verilog．HDL是在c語言的基礎(chǔ)匕發(fā)展起來的一種硬件描述語言，語法較為自由。兩者相比，VHDL的書寫規(guī)則比Verilog—HDL更煩瑣一些，但是Verilog—HDL自由的語法也容易讓少數(shù)初學者出錯。
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