超聲波流量計關(guān)于時差法的探討 三十一
在真正的PLD／FPGA設(shè)計中，通常建議采用原理圖和HDL結(jié)合的方法來設(shè)計。HDL和傳統(tǒng)的電路原理圖輸入方法的關(guān)系就好比是高級語言和匯編語言的關(guān)系。HDL的可移植性好，使用方便，但是效率不如原理圖：原理圖輸入的可控性好，效率高，比較直觀，但是設(shè)計規(guī)模很大的時候顯得很煩瑣，移植性差。
4．4．1 Verilog—HDL硬件描述語言
Verilog—HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按照層次描述，并可以在相同描述中顯式地進(jìn)行時序建模。
Verilog．HDL語言具有以下描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)濂控和設(shè)計驗(yàn)證方面的時延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，Veritog—HDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行。
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