超聲波流量計關(guān)于時差法的探討 三十三
Verilog—HDL語言中有兩類數(shù)據(jù)類型：線型數(shù)據(jù)類型和寄存器型數(shù)據(jù)類型。線型表示構(gòu)件問的物理連線，而寄存器型表示抽象的數(shù)據(jù)存儲元件。
能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。
設(shè)計的規(guī)模可以是任意的，語言不對設(shè)計的規(guī)模施加任何限制。
Verilog—HDL語言不再是某些公司的專有語言，而是IEEE標準。
人和機器都可以閱讀Verilog—HDL語言，因此它可以作為EDA工具和設(shè)計者之間交互的語言。
設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級(RTL)到算法級，包括進程和隊列級。
能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。
同一語言可以用于，生成模擬激威和指定測試的驗證約束條件，如指定輸入值。
Verilog-HDL語言能夠監(jiān)控模擬驗證的執(zhí)行，模擬驗證執(zhí)行過程中設(shè)計的值也能夠與期望值比較，在不匹配的情況下，打印報告消息。
在行為級描述中，Verilog—HDL語言不僅能夠在RTL級上進行設(shè)計描述。
能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。
Verilog—HDL語言還具有內(nèi)置邏輯函數(shù)，如按位與和按位或。
對高級編程語言結(jié)構(gòu)，如條件語句、情況語句和循環(huán)語句，語奇中都可以使用。
可以顯式地對并發(fā)和定時進行建模。
提供強有力的文件讀寫能力。
語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果。
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